DESIGN SERVICE

Design Service

Degisn Service Model

Level 0 Prime :
giai đoạn hỗ trợ sản xuất Spec feasibility to Sample
  • Spec Define/Verification
  • Test / IQ (Hỗ trợ sản xuất hàng loạt / phân tích xấu)
  • Include Level 0
Level 1 :
giai đoạn hỗ trợ sản xuất RTL Interface to Sample
  • Top Integration
  • Synthesis
  • RTL to Gate Equivalence Check
  • Function Mode STA
  • Clock Generation Module Design
  • DFT RTL Design
  • Include Level 1.5
Level 2 :
giai đoạn hỗ trợ sản xuất Netlist Interface to Sample
  • Checking DFT Logic for Gate-level Netlist
  • Include Level 2.5
Level 3 :
giai đoạn hỗ trợ sản xuất PG to Sample
  • Physical Verification
  • Design Preparation for Fab
  • Making Ebeam Data
Level 0 :
giai đoạn hỗ trợ sản xuất Spec Interface to Sample
  • Top Integration
  • Bus Architecture Design
  • System Level Verification
  • Test Firmware Suite
  • IP Design, IP Introduction, IP Verification
  • Block Design/Verification
  • FPGA System Design/Emulation
  • Include Level 1
Level 1.5 :
giai đoạn hỗ trợ sản xuất Netlist Interface to Sample
  • RTL Design For Test (Logic/Memory/IP/IO etc) Design
  • DFT Mode STA/Simulation
  • DFT Vector Generation
  • DFT to Gate Equivalence Check
  • Include Level 2
Level 2.5 :
Layout to PG
(Pattern Generation)
  • Place & Route (P&R)
  • Manual(Sản phẩm MOS), Mixed(Sản phẩm Analog)
  • Physical Verification
  • Post Layout STA
  • Layout to Gate Equivalence Check
  • Include Level 3

Edge Service

SoC Support
  • Spec Defition for Mass Production
  • Top Integration for DFT
  • Suggestion Tech. Process
RTL Check
  • Linting & Optimization
  • Test Design Rule Check
  • Layout Guide
Design Review Organizer
  • Design Methodology Review
  • Pre-Layout Design Review
  • Post-layout Design Review
Synthesis for Timing Closure
  • Synthesis for Power Optimization
  • Static Timing Analysis
  • Equivalence Check
Auto P&R
  • Early Engagement
  • PowerPlan/FloorPlan
  • CTS/CTO
  • Chip Size Optimization
  • P&R
  • Timing Optimization
Design Review Organizer
  • Analog IC/IP
  • Digital CMOS Logic
  • Mixed Device
  • Memory Device
  • LDI
  • EEPROM
Design For Testability
  • Scan Design & ATPG
  • Memory BIST/BIRA
  • At-Speed Test Strategy
Verification & Post Processing
  • Multi-Power LVS
  • Physical Design Rule Check
  • Noise Analysis
  • IR-Drop/Rise Analysis
  • Bonding Rule Check
  • Antenna Rule
  • Check

Điểm mạnh dịch vụ

Man Power có khả năng phát triển sản phẩm cùng một lúc

  • Đối tác của Samsung Electronics Foundery
  • Xây dựng hệ thống hỗ trợ one stop (RTL to GDS handoff)
  • Xây dựng nhóm chuyên về SoC / DFT
  • Cung cấp giải pháp tối ưu hóa sản phẩm

1

Kinh nghiệm thực hiện nhiều dự án

  • Cung cấp dịch vụ thiết kế chất lượng cao dựa trên nhiều kinh nghiệm
  • Thực hiện dự án 130nm~7nm
  • Phát triển Design Verification
  • Thực hiện dự án DFT

1

Vận hành hệ thống an ninh hoàn hảo

  • CCTV giám sát không có điểm mù
  • Phân chia mạng/văng phòng theo khách hàng
  • Nhân viên an ninh 24/7
  • Niêm phong và kiểm soát tất cả trang thiết bị ra vào như điện thoại thông minh, USB.

Thực hiện dự án

2018

12

10nm SSD Controller Project(1) Design Win

2019

05

14nm SSD Controller Project(2) Design Win

05

DFT Dedicated

05

10nm SSD Controller Project(1) GDS release

07

Design Verification Design Win